QCM : Architecture des ordinateurs et représentation (30 questions)

Explication

Un ordinateur est une machine électronique programmable qui acquiert, traite, stocke et restitue de l’information sous le contrôle d’un programme en mémoire. Le système informatique comprend aussi les périphériques et les logiciels, le processeur seul n’est qu’un composant, et une séquence d’opérations désigne un programme.

Explication

L’architecture décrit l’organisation logique des composants et leurs interactions, indépendamment de leur réalisation physique. L’organisation matérielle porte sur les composants physiques et leur interconnexion; l’inventaire des logiciels et le câblage relèvent d’autres descriptions.

Explication

Le modèle de Von Neumann est une architecture à programme stocké où données et instructions résident dans une même mémoire adressable reliée au CPU par des bus. Harvard se distingue par des mémoires séparées, tandis que les bus assurent la communication sans définir à eux seuls le type de mémoire.

Explication

Les quatre sous-systèmes sont l’unité arithmétique et logique, l’unité de contrôle, la mémoire et les entrées-sorties. Les bus relient les composants, mais ne remplacent pas l’un de ces sous-systèmes; le système d’exploitation et le compilateur ne font pas partie de cette liste.

Explication

Après Fetch (chargement), le CPU effectue Decode (décodage), puis Execute (exécution). Exécuter immédiatement inverse les étapes, charger à nouveau confond Fetch et Decode, et transférer vers la mémoire n’est pas l’étape suivante du cycle.

Explication

L’UAL réalise les additions et les opérations logiques, tandis que l’unité de contrôle orchestre les transferts. Attribuer l’addition à l’unité de contrôle confond les rôles; faire orchestrer les transferts par l’UAL ou l’horloge leur attribue une fonction erronée.

Explication

La SRAM, très rapide, sert au cache, la DRAM constitue la RAM principale et le SSD assure le stockage persistant. La DRAM et la SRAM sont interverties dans une association; les deux autres confondent le SSD avec la mémoire vive ou avec le cache.

Explication

La hiérarchie mémoire vise à concilier vitesse et capacité, en s’appuyant sur des mémoires aux caractéristiques différentes. Maximiser seulement la vitesse néglige la capacité; la conservation des seules données et l’élimination des différences de vitesse ne décrivent pas cet objectif.

Explication

Le bus d’adresses transporte l’adresse cible. Le bus de données transporte la valeur, tandis que le bus de contrôle porte les signaux READ/WRITE ; combiner les deux confond donc leurs rôles.

Explication

La largeur du bus d’adresses fixe l’espace adressable : 32 bits permettent d’adresser $2^{32}$ octets, soit 4 Go. Assimiler la largeur à 32 octets confond nombre de fils et espace adressable.

Explication

Un bit est un chiffre binaire valant 0 ou 1 et représente l’état physique d’un transistor, ouvert ou fermé. Un groupe de huit bits est un octet, tandis qu’un signal de lecture relève du contrôle.

Explication

Un octet contient 8 bits et peut coder $2^8 = 256$ valeurs ; il constitue aussi l’unité adressable standard. Répondre 8 confond le nombre de bits avec le nombre de combinaisons possibles.

Explication

Les divisions successives de 13 par 2 donnent les restes 1, 0, 1, 1 ; leur lecture à l’envers produit 1101 en base 2. Lire les restes dans l’ordre donne 1011, ce qui inverse la procédure.

Explication

En hexadécimal, chaque symbole de 0 à F représente quatre bits, ce qui compacte l’écriture des adresses mémoire et des codes machine. Le binaire est en base 2 et ses symboles représentent chacun un bit.

Explication

L’ASCII standard code 128 caractères latins sur 7 bits. Huit bits correspondent à sa version étendue, 128 est le nombre de caractères, et la longueur de 1 à 4 octets concerne UTF-8.

Explication

UTF-8 encode les alphabets du monde sur une longueur variable de 1 à 4 octets et assure une compatibilité historique. Unicode est le standard universel des caractères, tandis que l’ASCII standard et étendu utilisent respectivement 7 et 8 bits.

Explication

La porte OU produit 1 dès qu’au moins une entrée est active. La porte ET exige que toutes les entrées soient actives, la porte NON inverse une entrée et un circuit combinatoire désigne un circuit sans mémoire.

Explication

Un circuit combinatoire n’a pas de mémoire : ses sorties dépendent des entrées présentes. Un circuit séquentiel conserve un état, une porte est un élément logique et un transistor est un composant physique.

Explication

La simulation reproduit par logiciel le comportement d’un circuit réel sans composants physiques. L’assemblage matériel suppose des composants réels, la conception ne désigne pas nécessairement une reproduction du comportement, et la mesure concerne un circuit physique.

Explication

Le TP vise la construction et la simulation dans Logisim-evolution d’une porte ET à deux entrées et d’une addition sur 4 bits, sans matériel physique. L’addition sur 8 bits change la largeur prévue, la porte OU change le circuit demandé et les composants physiques contredisent le cadre du TP.

Explication

Une porte ET à deux entrées produit 1 lorsque les deux entrées valent 1, soit pour 11. Les paires 01 et 10 correspondent à la confusion avec OU, tandis que 00, 01 et 10 donnent une sortie de 0.

Explication

0101 vaut 5 et 0011 vaut 3 ; leur somme est 8, soit 1000 sur 4 bits, sans retenue sortante. 1100 résulte d’une addition erronée, 0001 inverse les chiffres du résultat et une retenue de 1 est incorrecte ici.

Explication

La validation consiste à comparer la sortie simulée à la sortie attendue afin de corriger les erreurs. Observer l’état ou mesurer un délai ne remplace pas cette comparaison, et modifier le circuit sans la faire ne constitue pas une validation.

Explication

La simulation permet de vérifier une table de vérité, de mesurer un délai de propagation et de visualiser instantanément l’état d’une LED. La comparaison des sorties relève de la validation, la correction intervient pour traiter des erreurs, et la fabrication physique n’est pas nécessaire pour ces vérifications.

Explication

RISC-V RV32I est présentée comme une architecture minimaliste comportant 47 instructions. Le nombre 32 renvoie à RV32I, et non au nombre d’instructions; les extensions ne correspondent pas à ce décompte.

Explication

ASCII est associé au latin codé sur 7 bits, alors qu’UTF-8 code les caractères sur 1 à 4 octets pour assurer une compatibilité mondiale. L’inversion des formats, l’attribution de la compatibilité mondiale à ASCII et la confusion entre bits et octets sont les erreurs illustrées par les autres propositions.

Explication

Le pipeline ordonne les cinq étages ainsi : Fetch, Decode, Execute, Memory puis Writeback. Inverser Fetch et Decode, déplacer Memory avant Execute ou permuter les derniers étages contredit cet ordre.

Explication

La quantification décrite réduit la largeur des poids de 32 bits à 8 bits afin d’économiser de l’énergie. La conversion inverse augmente la précision, tandis que les conversions vers 16 ou 32 bits ne correspondent pas à cette réduction.

Explication

La cohérence entre architecture et données est l’adéquation entre la représentation des données et la capacité de traitement du matériel. La séparation mémoire-stockage, le débit du bus et la persistance concernent d’autres propriétés.

Explication

Le bus d’adresses détermine la capacité mémoire adressable, tandis que le bus de données détermine le débit. Confondre ces rôles inverse leurs fonctions ; la persistance et la vitesse d’exécution ne sont pas déterminées par ces deux rôles de bus.